致力于构建可融入现有半导体产业链
未来可扩展至百万规模量子比特的
可容错量子智能超级计算机
融合ACQC™ 芯片级量子精准控制 × MQLink™低延迟互联 × SRDA™ 高算效AI算力
使低温侧量子处理器获得实时闭环与自校准能力
能够在运行过程中动态抑制噪声、优化门保真度并自适应调整控制波形
将量子处理单元从被动受控装置，提升为具备自优化与自学习能力的智能计算系统
AI-driven Chip-scale Quantum Control Technology
ACQC™ 芯片级智能量子控制集成技术
从根源降噪降延迟，筑牢高保真量子操作基础
推动量子智能控制全链路芯片化，摆脱对外部复杂仪器的依赖
ACQC™ 以高精度、微秒级闭环、跨量子体系可复用的硬件系统设计
为多路线百万量子比特体系的实时校准与纠错提供了低温侧芯片级智能集成设计支撑
自研核心量子操控/探测/互联关键技术
- 量子探测芯片:ADC/模数转换器
- 微波量子控制芯片:AWG/任意波形发生器.DDS/直接数字频率合成器芯片、DAC /模拟数字转换器芯片、PLL /锁相环芯片
- 低温高速互联芯片：Serdes/电互联接口芯片
- · · · · · ·
实现量子测控系统低温区芯片级集成
全自研超低功耗集成设计的量子测控系统芯片，可在 4K 低温环境下直接运行
这一设计使量⼦控制单元能与量子承载单元可在同一低温平台内协同工作
有效消除长距互联带来的时延与噪声瓶颈
Microsecond Mega Quantum Link
MQLink™ 量子比特规模扩展超低时延互联技术
打破通信延迟壁垒，建构经典-量子 专用互联“高速数字通路”
实现经典-量子近零延迟协同，真正释放量子算力的实用价值
MQLink™ 在基于ACQC™芯片化集成的低温量子计算端与常温经典AI HPC 算力端建立专用互联通道
突破传统架构经典–量子通信延迟的瓶颈，从“离线模板波形 + 延迟解码”迈向“芯片级实时智能控制”阶段
通过 “协议 + 接⼝” 双重优化消除中间链路延迟，实现微秒级全链路反馈的量子态的自适应操控与快速纠错
专用通讯协议设计
协议层通过精简协议实现低延时可靠性传输与规模集成
软件层结合 MQuest™ 混合编译器实时 API
满足QPU实时测控/纠错需求
低温高速物理设计
物理层采用单端信令 + 简化编码 + PAM-3 架构
提供低温可靠传输的同时，大幅降低通信延时
System-level Simplified Reconfigurable Dataflow Architecture
SRDA® 系统级精简可重构数据流计算架构
破解经典测AI专用算力时延/算效瓶颈
10X＋算效/时延提升，赋能AI驱动的实时量子纠错与控制优化
SRDA® 计算架构，以 I/O 为中心，通过数据流驱动（静态映射计算图、“计算跟随数据”）
软硬件深度协同（编译时全局优化），简化计算架构（剥离冗余、聚焦核心 AI 操作）
实现可重构适应性（软件配置硬件路径适配多模型）
系统性解决经典通用GPU架构在AI专用算力场景的 “内存墙”、“功耗墙”、“工艺墙” 瓶颈。
- 采用系统级精简可重构数据流架构，集成高能效的融合计算单元
- 基于RISC-V指令集架构，采用软硬件超融合设计，在兼容主流成熟生态的同时能够更充分发挥性能优势
- 基于3D堆叠的分布式内存架构QDDM™，集成低延迟、高带宽内存控制单元
- 设计支持双网融合的独立通信引擎，释放计算资源，简化编程接口
MPU™
—— Mega Processing Unit ——
基于SRDA™ 架构创新实现的超低时延/高算效 经典侧AI专用HPC 算力芯片
M100 AI HPC 处理器
- 高算力：＞1000 Tflops@FP8
- 超低时延：AI专用场景5-10X＋优化
- 极致算效：AI推理场景10-15X＋优化
- 多精度支持：FP64\FP32\FP16\FP6\FP4\INT8等
MQPU™
—— Multiple Layer Matrix QCCD Quantum Processing Unit ——
基于ACQC™技术创新实现的可规模化扩展全功能离子阱异质集成量子计算芯片
基于ACQC技术实现复杂的光学控制系统替代，微波控制系统片上集成
成熟工艺，将过千量子比特集成于小型化/可复制扩展的片上系统
实现独有创新的多维离子输运架构，减少了离子输运的时间
基于低功耗高速IO设计，实现与经典侧算力之间的超低延时互联
具备离子阱路线量子计算优势、更高一致性、更易扩展算力
